异构多芯片2.5D封装技术的发展催生了一类新的接口，即超短距离（ultra-short reach，USR），其电气特性与传统PCB走线有很大不同。SerDes IP的串行通信线路需要长时间的有损连接，而USR接口支持并行总线架构。
SerDes信号需要（50欧姆）端接，以最大限度地减少反射和远端串扰，从而增加功耗。2.5D封装内的电短路接口不需要端接。这些并行接口无需利用相关的时钟数据恢复（CDR）电路面积和电源来“恢复”嵌入串行数据流中的时钟，而是可以使用更简单的“时钟转发”电路设计——传输的时钟信号由一组N个数据信号提供。
这种接口的另一个优点是大大降低了芯片之间静电放电保护（ESD）的电路设计要求。内部封装连接将具有更低的ESD电压应力限制，从而节省大量I/O电路面积，并显著降低I/O寄生效应。
2.5D封装中芯片之间的独特接口设计要求导致了术语“小芯片（chiplet）”的使用，因为不需要SerDes链路的全芯片设计开销。然而，迄今为止，这些USR接口使用了各种各样的电路和物理实现方法。
在VLSI 2020研讨会的一次特邀演讲中，TSMC提出了他们关于并行总线、时钟转发架构的提案——“LIPINCON”，这是“低压、封装内互连”的缩写。这里的短距离接口设计关键参数包括：
（1）每个引脚的数据速率：取决于走线长度/插入损耗、功耗、所需的电路时序裕量。
（2）总线宽度：模块化定义子通道。
（3）能效：以pJ/bit衡量，不仅包括I/O驱动器/接收器电路，还包括任何额外的数据预取/排队和/或编码/解码逻辑。
（4）“Beachfront”（线性）和面积效率：衡量小芯片上每个线性边缘和面积周长的总数据带宽，取决于信号凸点间距以及2.5D基板上金属再分布层的数量和间距，这决定了信号走线可以布线的凸点行数。
（5）等待时间：另一个性能指标；数据发送和接收之间的时间，以发送周期的“单位间隔”来度量。
目前，架构师正在寻求最大化总数据带宽（总线宽度*数据速率），同时实现每比特极低的功耗。无论小芯片接口是在多个处理器（或SOC）、处理器到存储器还是处理器到I/O控制器功能之间，这些关键设计措施都适用。
图1. 路由示例
物理信号的实现会有所不同，这取决于封装技术。具有硅内插器的2.5D封装的信号再分布层（RDL）将利用可用的更精细的金属间距（例如，TSMC的CoWoS）。对于利用重构晶片衬底来嵌入管芯的多管芯封装，RDL层厚得多，具有更宽的间距（例如，TSMC信息）。下图显示了与CoWoS和InFO设计相关的典型信号走线屏蔽（和无屏蔽），以及相应的信号插入和远端串扰损耗。
图2. 信号走线及CoWoS信道
TSMC lipicon IP定义的主要特征包括：
（1）采用0.3V的低信号摆幅接口（同样省电）。
（2）数据接收器使用简单的差分电路，通过参考输入来设置开关阈值（例如150mV）。
（3）时钟/选通信号与数据信号（的子信道）一起转发；接收器利用简单的延迟锁定环（DLL）来“锁定”该时钟。
图3. LIPINCON定义
简言之，DLL是一种独特的电路，它由一串（偶数）相同的延迟单元组成。通过调制各级输入反相器（即“电流限制型”反相器）中串联nFET和pFET器件的电压输入，可以动态调整各级的开关延迟。其他延迟链实现动态地修改每一级输出端的相同电容负载，而不是调整每一级的内部晶体管驱动强度。
DLL中的“环路”由鉴相器（带低通滤波器的XOR型逻辑）构成，它将输入时钟与链的最终输出进行比较。输入时钟相对于链输出的超前或滞后特性会调整逆变器控制电压，因此，链的整体延迟被“锁定”到输入时钟。DLL链中每一级的（相等）延迟提供对应于输入时钟信号的特定相位的输出。利用适当的相位输出在接收器触发器中捕捉并行数据，这是一种补偿接口上任何数据时钟偏斜的方法。
TSMC IP团队针对SoC到内存接口的具体情况开发了一种创新方法。存储器小芯片可以不必嵌入DLL来捕捉信号输入。对于非常宽的接口——例如，512个地址、256个数据位，分成子通道——成本敏感型存储器小芯片中的DLL电路的开销会很高。
对于并行LIPINCON接口，与信号串扰相关的同步开关噪声（SSN）是一个问题。对于上面所示的屏蔽（CoWoS）和非屏蔽（InFO） RDL信号连接，TSMC展示了这种低摆幅信号传输非常易于管理的串扰结果。
诚然，设计者可以选择在使用数据编码的小芯片之间开发一个逻辑接口，以最大限度地减少连续周期中的信号转换活动。最简单的方法是增加数据总线反转（DBI）编码——可以将下一个周期的数据与当前数据进行比较，并使用真值或反转值进行传输，以最大限度地减少切换活动。小芯片之间的附加DBI信号携带该决定，以便接收器解码这些值。
异构2.5D封装的发展依赖于已知良好的管芯/小芯片的集成（KGD）。然而，最终封装的组装后产量可以通过增加冗余通道来提高，冗余通道可以在封装测试之后选择（理想情况下，内置自测）。TSMC的演示包括可以纳入小芯片设计的冗余通道拓扑的例子。
图4. TSV修复架构
在基于SerDes的设计中，利用全面的电路和PCB互连提取和仿真来分析信号损耗。信号抖动和幅度的变化根据接收器检测放大器电压差分进行分析。还进行了基于硬件实验室的探测，以确保在接收器处为数据捕获提供合适的“眼界”。TSMC强调，这种类型的接口验证是不可行的2.5D封装技术。他们的IP团队开发了一种新方法，将变量引入LIPINCON发射驱动器和接收捕获电路，以创建用于硬件验证的等效眼图。
图5. 硬件验证眼图
TSMC的演讲提到他们的一些客户已经为USR接口设计开发了他们自己的IP实现。一个例子显示了“以地为基准”的极低摆幅（0.2V）电气定义（例如，信号摆幅高于和低于地）。然而，对于寻求利用先进封装的无厂客户而言，如果没有设计资源来“开发自己的”小芯片接口电路，TSMC LIPINCON IP定义是一个极具吸引力的替代方案。
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