如果您正在设计基于处理器的高性能封装，半导体封装设计通常会包含多个逻辑芯片，共同充当处理器，这基本上是一种基于分散式SoC的模块化架构，两侧是高带宽存储器(HBM)堆栈。如今，这种架构在高性能计算(HPC)和人工智能(AI)系统中变得越来越流行。一个很好的例子就是英特尔的Ponte Vecchio GPU。通常，这些设计将器件的高速/带宽信号集成在高性能内插器上，作为全面积内插器或桥式内插器，如英特尔Ponte Vecchio GPU采用的EMIBs，或AMD的架桥结构。全面积内插器通常是硅，价格昂贵，但更低成本的玻璃选项开始出现，可能会有更广泛的用途。
两个最大的挑战：HBM路由和工具提供所需交互性能的能力
这些设计通常很大，具有非常大的连接结构。在从HBM和逻辑器件凸点焊盘扇出/分支之后，每个HBM信号需要一整层的路由，即没有进一步的层间转换。现在，由于有多个通道，通常有多个HBM堆栈，如果您的设计工具具有智能通道重用功能，将主通道视为可重用的设计IP，可以先对其进行表征和验证，然后为其他通道多次复制，这将非常有用。复制可重复使用的设计IP允许其他通道保留它们对主IP通道的引用，以便需要时可以自动传播主IP通道的任何后续修改。
苛刻的规则：电源、接地结构和填充金属区域
所有高级基板在电源和接地结构以及填充金属区域方面都有严格的规定。这些可能包括带偏移的平面影线、平面条纹、除气、金属平衡以及电源和接地引脚的热连接引脚规则。创建这些结构很容易占用整个设计周期50%的时间，因此在整个设计过程中，它们的创建必须是动态的，并产生流片质量结果，而不是通过冗长的后期处理，这一点很重要。如果没有，那么完成平面/金属填充区域和清理流片将会给项目增加相当多的时间。如果需要后期编辑，这是不可避免的，那么你可能会被迫重新生成和重新鉴定平面/金属填充区域，从而导致更多的进度蠕变/滑动。
利用并行设计
正如我前面提到的，这些设计通常规模大、密度高、相当复杂，对于任何一个设计师来说都极具挑战性。能够利用多个设计师(可能拥有不同领域的专业知识)同时工作，可以显著缩短整体设计周期，并确保按时完成流片。缩短这些类型设计的设计周期的另一个行之有效的方法是：自动化和定制您的设计流程和设计工具。这可以帮助设计师专注于以最高效的方式完成他们的任务，并可以防止错误和由此产生的ECO。
一个很好的例子是创建定制设计规则检查(DRC)的能力。所有设计工具都带有一套标准的DRC，如金属宽度和间距，但通常您的基板制造商、OSAT或代工厂会有基于几何检查的工艺特定规则。这些规则通常在流片掩模签署期间进行检查，但在此阶段检测到的任何错误都很可能导致设计旋转，随后是另一个流片和签署周期，这可能需要几天甚至几周的时间。因此，在实际设计工具中创建基于几何图形的DRC，就可以让设计人员在流片后发现问题之前就能检测并解决问题，并防止冗长的签署流程和可能的制造延迟。
总之，为最新HPC/AI芯片设计封装存在许多挑战，这些挑战对于传统封装设计团队来说可能是全新的，并且可能需要采用新的设计工具和工作流程。
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