分布式量子纠错：将量子计算故障缩小100,000倍-煤油灯科技

分布式量子纠错：将量子计算故障缩小100,000倍

煤油灯科技2022-12-12 09:44

摘要

量子纠错是扩大量子计算机规模的关键。宇宙射线事件会导致芯片级的灾难性错误，从根本上擦除芯片中编码的信息，从而严重影响量子计算机的运行。本文提出一种分布式纠错方案，通过在不同的芯片上引入额外的量子纠删纠错码层，来对抗此类事件的毁灭性影响。我们证明了该方案对芯片级灾难性错误的容错能力，并讨论了使用超导量子比特与微波连接的实验实现。分析表明，在最先进的实验中，可以将这些错误的发生率从每 10 秒 1 次减少到每月 1 次以下。

引言

对外界噪声极度敏感是建造和运行大规模量子器件的主要障碍之一。量子纠错 (QEC) 通过在更大的空间中编码量子信息来解决这个问题，以便可以检测和纠正错误。对于大多数 QEC 方案，误差需要很小且独立。现有的 QEC 方案主要关注局部和不相关的错误（或具有有限范围相关性的错误），然而，如果系统与公共环境耦合，则可能会出现远程相关性，例如玻色子浴会对 QEC的性能产生负面影响。

最近，研究表明，宇宙射线事件(CRE)会破坏超导量子芯片中数千个操作周期的量子比特相干性，从而导致灾难性的误差。在高能射线的作用下，声子在衬底中产生并扩散。这些声子然后在超导材料中产生准粒子，这随后导致量子比特衰变。尽管这些事件很少发生，但它们的影响是毁灭性的，因为它们会导致芯片中所有量子比特的快速相关松弛(T1误差)，这基本上会删除编码的量子信息，这对可能需要数小时的长计算任务尤其不利。此外，CREs的不利影响并不局限于超导量子比特。半导体自旋量子比特和基于Majorana费米子的量子比特也分别受到CRE引起的电荷噪声和准粒子中毒的影响。减少CREs影响的一种方法是改变器件的设计，例如，通过引入声子和准粒子陷阱和增强器件中的声子弛豫。这种方法需要大量的工程设计，具体细节取决于感兴趣的特定平台。

在这项工作中，我们采用不同的方法，使用分布式纠错方案来检测和纠正 CRE 的相关错误。分布式硬件体系结构，使用互连网络将较小的节点连接到紧耦合系统，已被提出以实现单个计算的可扩展性。本文对这些架构进行了重新设计，以提高容错性。该方法是独立于系统的，只要可以建立量子网络来共享单独芯片之间的纠缠就可以工作。由于 CRE 是独立的随机过程，当互连关闭时，不同芯片上的 CRE 之间没有相关性。在芯片网络中，CRE 会从一个芯片上擦除信息，但正如我们展示的那样，可以检测到具体受影响的芯片（见图 1a）。由于错误的位置现在已知，我们可以使用擦除 QEC 来纠正错误并恢复信息。本文提出了一种低开销擦除 QEC 方案，该方案对 CRE 具有容错性，并讨论了其使用与微波链路连接的超导芯片的实现，并在最先进的实验系统中提供逻辑误差估计。我们的分析表明，在不合理的假设下，我们能够将这些灾难性事件的损害抑制到更高的阶，并将CRE 引起的逻辑错误率从每10秒1个降低到每月不到1个。我们强调，虽然我们的代码性能估计是针对特定平台进行的，但我们的方案是通用的，可以应用于受 CRE 严重影响的其他量子计算平台。

图1：(a)分布式编码设置示意图。信息以纠错码编码，分布在多个数据芯片上，这些芯片使用微波链路和路由器耦合到辅助芯片上。数据芯片上由 CRE 引起的擦除错误可以通过应用辅助测量来纠正。(b)使用可以纠正 $d - 1$ 删除错误的代码，可以抑制CRE诱导的灾难性事件的发生率 $∝λ(λτ)d−1\varpropto\lambda(\lambda\tau)^{d−1}$ ，其中 $λ\lambda$ 是CRE率， $τ\tau$ 是错误恢复操作的持续时间。

设置

我们考虑在 $n$ 个芯片上进行两级编码，每个芯片包含100个量子比特。第一级使用纠错码(如10×10表面码)来保护每个芯片中的信息。在第二级编码中，我们将此代码与能够纠正 $d - 1$ 个擦除错误的 $[[n, 1, d]]$ QEC 代码连接起来。第一级的操作应该受到表面代码的保护。因此，在该级别的操作之后，每一步都要进行综合征检查。在特定芯片上的CRE中，该芯片中第一级编码的大多数症状将显示一个错误，该错误揭示了第二级擦除错误的位置。这随后将触发第二级的错误纠正。我们期望通过纠正 $d - 1$ 错误，我们能够将灾难性事件的发生率抑制到 $∝λ(λτ)d−1\varpropto\lambda(\lambda\tau)^{d−1}$ ，其中 $λ\lambda$ 是芯片中的 CRE 率， $τ\tau$ 是第二次发生所需的时间级纠错周期（见图 1b）。

例如，我们可以使用[[4,1,2]]编码来纠正单个擦除错误。如图2b所示，单个CRE事件将触发QEC电路纠正擦除错误，成功恢复原始编码。然而，如果在纠删过程中发生第二次CRE纠删事件，QEC电路将无法恢复编码信息，从而导致产生与 $λ2τ\lambda^2\tau$ 成正比的逻辑错误率，而该错误率已被抑制到 $λ\lambda$ 的二阶。请注意，[[4,1,2]]的QEC相对简单，因为我们只关心纠正单个CRE错误，而不担心QEC操作期间的CRE错误。为了使用更大距离的编码，如[[7,1,3]][38]码，将CRE错误抑制到更高阶，关键是要对QEC电路进行容错设计，以便在QEC过程中所有可能的相关CRE事件都不会破坏编码信息。

针对擦除错误的容错纠错

我们假设通过在第一级使用足够大的表面代码，由于表面 QEC 失败导致的 Pauli 错误率远低于 CRE 的错误率。因此，我们只考虑 CRE 引起的错误。为简单起见，我们假设 CRE 引起的擦除错误可以通过双量子位门传播并完全擦除两个相关的量子比特。当检测到芯片上的擦除错误时，我们将擦除芯片替换为为此目的保留的芯片。新芯片上的数据量子比特是随机初始化的。因此，它们的擦除错误被转换为在芯片更换后从 ${I,X,Y,Z}\lbrace{I,X,Y,Z}\rbrace$ 中随机抽取的检测到的Pauli 错误。错误的权重是通过计数错误具有非身份支持(包括擦除)的量子比特的数量来分配的。本文提出一种新的容错QEC (FTQEC)方案，称为擦除标志方案，满足容错标准。该方案使用辅助芯片上的一个辅助量子位自适应地执行非破坏性稳定器测量（见图 1a）。辅助设备上发生的单个擦除错误可能会传播到不同数据芯片上的多个数据擦除中。我们将此类错误定义为严重错误。然而，由于我们可以立即检测到此类错误，因此我们可以获得关于错误发生的时间和地点的额外信息。因此，类似于通用Pauli错误的标志FTQEC，对额外信息的访问使我们能够设计使用最小资源的协议来容忍严重错误。在本文中，额外的信息直接来自第一级量子比特，不需要额外的资源，例如第二级量子比特标志。

使用distance-d码的纠删标志FTQEC协议实现如下。(i).在检测到数据量子位上的擦除错误后，替换被擦除的数据量子位(芯片)，初始化包含检测到的数据错误的擦除标志错误集 $Ɛ\char"0190$ ，使 $s = 0$ 统计协议过程中发生的坏擦除错误的数量，并应用以下的擦除QEC。(A).如果 $s+snew≤ts+s_{new}\le t$ 的稳定器测量过程中检测到新的坏擦除，则立即停止测量，通过添加 $s_{new}$ 更新 $s$ ，替换被擦除的量子比特(芯片)，更新 $Ɛ\char"0190$ ，并重新启动(ii)。(B).否则，根据测量到的综合征对 $Ɛ\char"0190$ 进行修正。

协议的容错性由以下两个关键因素保证。(a).不良擦除可以立即检测到，以便我们可以跟踪由不良错误产生的擦除标志错误集。(b)如果错误少于 $t$ 个，则纠删标志错误集是可纠正的(不同的错误具有不同的综合征或不同的稳定因子)。我们注意到，与flag-QEC的情况类似，第二要素不能总是得到满足，它通常取决于代码和综合征提取电路。本文表明，使用适当的QEC电路，该擦除标志方案可以应用于四量子比特和七量子比特编码，该方案可以更广泛地应用于其他编码，包括任意距离的拓扑表面码。我们在图2中显示了四量子比特和七量子比特编码的QEC电路。[[4,1,2]]码的FT电路(图2b)在输入端纠正单个数据擦除。[[7,1,3]]码(图2c)的非FT电路由输入端的数据擦除错误触发，并以固定序列非自适应地测量全套稳定器。然而，在稳定器测量过程中，辅助芯片上发生的额外擦除可能会传播多个数据错误并导致逻辑故障。因此，非FT电路无法纠正一些连续的双擦除。相比之下，自适应 FT 电路（图 2d）跟踪可能的错误集并仅测量最小的稳定器集，最多可以容忍任意量子位上的两次连续擦除。

图2：用于纠正擦除错误的QEC电路。(a).[[4,1,2]](左)和[[7,1,3]](右)代码的说明。彩色板代表在周围顶点(数据量子比特)上有支撑的稳定发生器。(b)用于[[4,1,2]]码的FT电路，用于纠正一次数据擦除(用红叉表示)。彩色方框表示对同颜色斑块相关稳定剂的辅助测量。在 $∣+⟩|+\rangle$ 状态下初始化辅助量子比特，在辅助量子比特和数据量子位之间建立CX/CZ门序列，在泡利X基下对辅助量子比特进行测量。为简单起见，我们没有在方框中显示门。(c)非自适应[[7,1,3]]码的非FT电路。数据量子比特上的初始擦除错误触发电路，电路以固定的顺序(粉红-绿-蓝)测量所有6个稳定器，并在最后进行修正。本文明确展示了第一个框中的CX门( $X_3X_4X_6X_7$ 稳定器的测量)，以说明擦除错误传播到多个数据错误并导致逻辑故障。因此，非FT电路不能纠正某些连续的双擦除。在顶部，我们展示了示例轨迹的数据误差的演变。红色圆圈表示具有潜在泡利错误(从擦除错误转换而来)的量子比特。(d).[[7,1,3]]的FT电路自适应校正错误。假设在测量 $Z_1Z_2Z_3Z_4$ 时，辅助量子比特和第三个量子比特之间的CZ门(红色)发生了另一次擦除。在检测到这个错误时，我们停止稳定器测量，丢弃并替换辅助量子比特和第三个量子比特，并更新擦除标志错误集 $Ɛ\char"0190$ 为 $Ɛ={I,X1}×{I,P3}×{I,Z1Z2}\char"0190 =\lbrace{I,X_1}\rbrace\times{\lbrace I,P_{3\rbrace}}\times{\lbrace I,Z_1Z_2}\rbrace$ ，其中 $P_3$ 表示第三个量子比特上的任意Pauli错误，相关的 $Z_1Z_2$ 错误是由于丢弃已经与第一个和第二个量子比特纠缠的副量子比特造成的。然后我们测量稳定器 $X_1X_2X_3X_4$ 、 $X_2X_3X_5X_6$ 、 $Z_2Z_3Z_5Z_6$ 、 $Z_1Z_2Z_3Z_4$ 以纠正 $Ɛ\char"0190$ 内可能的误差。

擦除错误率分析

我们用泊松过程 $N (t)$ 对每个芯片上的CRE 进行建模，使得 $P[N(t)=k]=(λt)k/k!Exp(−λt)P[N(t)=k]=(\lambda t)^k/k!Exp(−\lambda t)$ ，其中 $λ\lambda$ 是数值为 $1/λ=10s1/\lambda=10s$ 的事件的发生率。当然， $λ\lambda$ 的确切数值取决于芯片的几何形状和其他规格。但是，为了简单起见，我们假设该速率可应用于我们感兴趣的设置。

由于每个芯片中的事件是独立的，因此引入额外的芯片会线性增加系统中事件的总体速率。使用 QEC 代码的 FT 实现纠正一个周期中的 $d - 1$ 个擦除错误，如果在触发纠错的第一个事件之后的恢复时间 $τ\tau$ 内有超过 $d - 2$ 个额外事件，则可能会发生灾难性事件。这样的灾难性事件会导致第二级编码的逻辑错误。这些灾难性事件的率是通过将触发错误纠正的CRE的率与在第一个CRE之后的时间内发生超过 $d - 2$ 个CRE的概率的乘积来获得的。对于 $n$ 个芯片上的代码，前者为 $nλn\lambda$ 。然而，由于我们的 QEC 方案需要一个辅助芯片，因此应使用速率 $(n+1)λ(n+1)\lambda$ 计算后一个因子。因此，我们找到灾难性事件的发生率， $Γ=nλ{1−exp[−(n+1)λτ]∑k=0d−2[(n+1)λτ]k/k!}]\Gamma=n\lambda\lbrace{1−exp\left\lbrack−(n+1)\lambda\tau]\sum\nolimits_{k=0}^{d−2}[(n+1)\lambda\tau]^k/k!\rbrace\right\rbrack}$ 。对于 $nλτ≪1n\lambda\tau\ll1$ ，我们可以用 $Γ≈nλ[(n+1)λτ]d−1/(d−1)!\Gamma\thickapprox n\lambda[(n+1)\lambda\tau]^{d−1}/(d−1)!$ 来近似它！这显示了在这种情况下所需的误差抑制。注意，这里我们考虑了最坏的情况，但并非所有权重为 $d$ （或更高）的错误都是灾难性的，有些错误仍然可以纠正。因此，通过考虑 $τ\tau$ 的最长纠错和恢复时间（见图 2b 和 d），该分析给出了内存寿命的下限 $Γ−1\Gamma^{−1}$ ，受限于 $τ\tau$ 内的 $d - 1$ 个重合 CRE（参见图 3 中的实线）。

相比之下，对于[[7,1,3]]代码的非 FT实现，我们得到了内存生存时间的上界(图3中的虚线)。在这种情况下，一些双重事件会导致逻辑故障。由于我们感兴趣的是一个上限，因此我们只考虑图2a中边缘芯片上发生第一个擦除错误的情况。在此事件之后，根据受影响芯片的不同，有一到两次稳定器测量，在此期间，辅助稳定器擦除可能导致逻辑故障。因此，对于上限，我们将这 6 个边缘芯片上速率为 $6λ6\lambda$ 的 CRE 视为触发事件，并找到在其中一个稳定器测量期间在附属设备上发生额外事件的概率。由于不同的稳定器测量(图2c中的彩色框)具有相同的芯片间门数量，我们假设它们每个都取 $τ/6\tau/6$ 。因此，我们找到了在这种情况下 $Γ\Gamma$ 的 $6λ[1−exp(−λτ/6)]6\lambda[1−exp(−\lambda\tau/6)]$ 的上限，见图3。

由于这种改善敏感地依赖于恢复时间 $τ\tau$ ，因此对于实际超导器件来说，估计可行的恢复时间至关重要。

图3：灾难性事件的估计率 $Γ\Gamma$ 有和没有误差修正。实线表示采用容错实现时生命周期的下界，虚线表示不采用容错实现时生命周期的上界。虚线表示没有误差修正的预期寿命 $λ−1\lambda^{−1}$ 。圆形和正方形标记分别显示了使用实验可行参数对[[4,1,2]]和[[7,1,3]]编码的最大恢复时间的改进寿命的估计。

实验实现

我们提出的方案可以通过路由器将多个数据芯片耦合到辅助芯片，从而在超导设备中通过实验实现，如图 1a 所示。辅助芯片通过耦合与不同稳定器相关的数据块(都编码在一个表面代码中)来收集综合征信息。我们放大图1a，并详细展示了辅助芯片如何耦合到图4中的一个数据芯片。实现纠缠门，例如:CX，在综合征补丁S和数据补丁D之间，我们在辅助芯片上引入一个副补丁A，并应用基于测量的CX门，其电路如图4左下角插图所示。通过晶格手术实现曲面片A和曲面片S (D)之间的联合泡利算子ZZ (XX)的测量，即合并并分裂两个曲面片的Z (X)边界。采用晶格手术的整个CX门在表面代码级具有容错能力，并能满足二维结构中的局部约束。我们设置的重要部分是我们需要非局部地合并位于不同芯片上的A和D补丁的边界。这是通过添加连接两个非局部边界的新板(见图4中的虚线框)来实现的。对于每个新的 placette，我们有两个辅助量子比特(见图4中的黑点)，每个位于一个芯片上，并局部耦合到表面补丁边界上的两个数据量子比特。为了测量与新斑块相关的稳定剂，我们首先在两个辅助量子比特之间应用一个非局域CX门来创建一个贝尔态 $121\over\sqrt{2}$ $(∣00⟩+∣11⟩)\left(\left\lvert00\rangle+\right\rvert11\rangle\right)$ ，然后在两个辅助量子比特及其耦合的数据量子比特之间应用两个 $CX / CZ$ 门，在两个辅助量子比特之间应用另一个非局域CX门，最后测量一个辅助量子比特。辅助量子比特之间的非本地物理CX门可以通过基于隐形传送的门实现，这些门使用两个芯片之间的预共享和纯化的钟对作为资源。

图4：实验布局。放大图1(A)显示了辅助芯片如何耦合到数据芯片。展示了三个表面补丁S、A和D，每个都在旋转的表面代码中编码，顶点上有数据量子比特，黑(白)片上有x型(z型)综合征量子比特。通过引入辅助电路A并应用左下角图中所示的基于测量的电路，实现了在综合征片S和数据片D之间的CX门，用于擦除QEC期间的综合征提取。虚线框表示要测量的新匾牌，同时合并D和A之间的非局部边界。与新的（虚线）小板相关的综合征量子位明确地用黑点绘制，它们通过路由器通过实黑线指示的微波通信链路耦合。

我们可以根据实际超导结构的实验参数估计出QEC外环的长度和相应的逻辑错误率上限。最耗时的物理操作是双量子比特门(~ 100 ns)、测量(~ 200 ns)和芯片间状态转移(~ 100 ns)。假设每个表面补丁是一个10 × 10旋转的表面代码，每个表面级操作之后是一个完整的表面 QEC 循环，包含10轮重复的测量。对于所有操作的最大并行性，估计[[4,1,2]]([7,1,3]])代码纠正1(2)擦除错误的最大恢复时间 $τ\tau$ 约为270 μ s (1000 μ s)。因此，基于这些估计的恢复时间，我们使用四量子位获得大约 5 小时的内存寿命下限，使用七量子位代码获得大约 51 天的内存寿命下限，参见图 3 中的标记。

讨论

到目前为止，我们一直专注于量子内存，并表明我们可以使用分布式 FTQEC 在足够长的时间内保护量子系统免受灾难性事件的影响。由于该方案与现有协议兼容，原则上可以推广到通用容错计算。此外，克服CREs所需的资源开销可以小于克服标准去极化噪声所需的资源开销。例如，如果只想纠正增加的擦除错误，可以通过执行擦除检测来验证魔态，而不应用昂贵的魔态蒸馏。

我们也可以使用knill型QEC来纠正擦除错误。Knill-QEC在将信息从数据块传送到预先编码的Bell对中的其中一个块时执行错误纠正。与擦除标志(erasure-flag)方案相比，Knill方案由于是并行测量综合征，因此计算速度更快。然而，它对资源的要求更高，因为它需要为每个逻辑量子比特编码为两个额外的量子比特块。此外，Bell对的制备可能需要数据芯片之间复杂的耦合结构。

最后，我们讨论了优化外部 QEC 以纠正表面代码无法纠正的擦除错误和 Pauli 错误的可能性。目前，第二层QEC的引入指数级地抑制了由罕见擦除错误引起的错误率 $γEL\gamma E\atop L$ ，同时线性地增强了由表面码失效引起的泡利错误引起的错误率 $γPL\gamma P\atop L$ 。在 $γEL\gamma E\atop L$ $≪\ll$ $γPL\gamma P\atop L$ 的情况下，考虑 $γEL\gamma E\atop L$ 和 $γPL\gamma P\atop L$ 之间的权衡，并通过调整外部代码来纠正擦除错误和 Pauli 错误来最小化总逻辑错误率 $γL\gamma_L$ $=$ $γEL\gamma E\atop L$ $+$ $γPL\gamma P\atop L$ 是有利的。然而，代码裁剪、容错QEC设计和通用门的实现细节(可能需要魔态蒸馏)仍有待探索。