小芯片以更低的成本简化3D IC设计，同时提高产量和性能。
半导体行业正面临拐点，更高的成本、更低的产量和掩模版尺寸限制推动了对单片解决方案的可行替代方案的需求。这些传统的解决方案正在触及或接近制造和物理的极限，并推动了一种新兴趋势——将通常以SoC方式实现的芯片分解为可靠的、可装配式IP模块，也称为小芯片。
小芯片通常具有在最佳芯片工艺节点中实现的特定功能。通过高速/带宽的小芯片到小芯片接口，可以将几个小芯片和一个可选的定制SoC器件安装并互连在一个封装中。由此产生的3D IC异质集成封装以更低的成本、更高的产量实现了更高的性能，并且仅具有比传统单片SoC封装稍大的面积。
但是，所有这些好处和优势都是以采用先进和复杂的技术为代价的。在这种情况下，交互、需求和仿真验证的签署批准级别会增加，从而带来新的需求和挑战。
我们的目标是通过一个逐步线性工艺来实现3D IC封装的采用。这使得主流公司以及大公司能够从我们今天所处的位置顺利、成功地进入下一代设计环境。
为此，本文聚焦一些重点领域，概述了五个工作流的采用。这些领域提供了即时的异构集成功能优势，同时建立一个可管理的方法采用和迁移流程，最大限度地减少中断、风险和成本。这五个工作流程使基于异构集成的小芯片设计成为主流，而不仅仅是最大的IDMs和无晶圆厂半导体公司。
这五个3D IC工作流程跨越几个相互关联的领域：
（1）架构定义由小芯片设计套件(CDK)实现，该套件提供了用于实现和集成的小芯片模型。CDK可以包括接口协议、IO模型、ATE测试方法、功率特性和热模型，例如BCI-ROM。
（2）设计活动包括规划、原型制作、系统技术协同优化和基板的详细物理实现。异构规划和协同优化应使用包含所有器件组件的一整套3D数字模型(又名digital twin )，该模型驱动包括设计、分析和验证的所有下游工作，并保持连续的数字线程。
（3）多物理分析在3D组件的每个级别部署物理验证，通过基板层检查从设计规则到组件级布局和原理图。
（4）器件级测试以多域测试为目标，从单个芯片开始，继续进行芯片到芯片的测试，并跨越整个封装组件。
（5）制造业受到生态系统互操作性的影响，包括与供应商、合作伙伴、代工厂和OSATs无缝共享设计和数据的能力。
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